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硬件设计中对硬件的描述可以具有不同的抽象级别，以Verilog为例：

• Behavior Level。描述的是硬件的行为，当我们在看到如下关键字时就是行为级别的代码：#，wait，while，force，release等，行为级别的代码通常比较直观，但可能不可综合。
• RTL Level。RTL即Register Transfer Level寄存器传输级别，使用always和assign语句块组成的代码，这个级别关注的是数据保存的地方，数据受到什么因素影响，数据的流向等等。RTL级别的代码通常都是可综合的。
• GATE Level（aka Structural）。使用门级电路（与或非等等）描述硬件，没有always和assign语句。